Просмотр кода страницы Русская Википедия:Проектирование на основе стандартных ячеек

{{Русская Википедия/Панель перехода}}
{{стиль}}[[Файл:Silicon_chip_3d.png|right|thumb|300px|Пример небольшой [[Стандартная ячейка|стандартной ячейки]] с 3{{nbsp}}слоями металла ([[диэлектрик]] не показан). Жёлтым показаны металлические межсоединения, красным — [[Поликристаллический кремний|поликремниевые]] затворы транзисторов, синим — кремниевая подложка.]]

'''Проектирование на основе стандартных ячеек''' ({{lang-en|standard cell}}) — метод проектирования интегральных схем с преобладанием цифровых элементов. В данном методе наиболее низкий уровень проектирования СБИС скрыт от проектировщика абстрактными логическими элементами (например, узел [[Штрих Шеффера|NAND]]). Методология проектирования на базе ячеек позволяет одним разработчикам сфокусироваться на высокоуровневом аспекте цифрового дизайна, когда другие разработчики работают над физическими реализациями ячеек. Вместе с достижениями полупроводникового производства методология стандартных ячеек отвечает за возможность проектирования как простых интегральных схем (до нескольких тысяч транзисторов), так и сложнейших [[СБИС]] и [[Система на кристалле|систем на кристалле]] (СнК) с числом транзисторов, достигающем десятков миллиардов<ref>[https://www.ixbt.com/news/2019/08/20/cerebras-wafer-scale-engine-ipad-pro-1-tdp-15.html Cerebras Wafer Scale Engine — гигантская микросхема размером с iPad Pro, с более чем 1 трлн транзисторов и TDP в... 15 кВт] {{Wayback|url=https://www.ixbt.com/news/2019/08/20/cerebras-wafer-scale-engine-ipad-pro-1-tdp-15.html |date=20191007200219 }}, 20 августа 2019  - "процессор Intel NNP-T, ..27 млрд транзисторов. .. GPU Nvidia TU102,.. содержит 18,6 млрд транзисторов, а GV100 — 21,1 млрд"</ref><ref>{{cite web|title=Inside Volta: The World’s Most Advanced Data Center GPU|url=https://devblogs.nvidia.com/parallelforall/inside-volta/|website=NVIDIA Developer Blog|date=2017-05-10|lang=en|access-date=2019-12-11|archive-date=2018-01-09|archive-url=https://web.archive.org/web/20180109221217/https://devblogs.nvidia.com/parallelforall/inside-volta/|deadlink=no}}</ref>.

== Конструкция стандартной ячейки ==
Стандартная ячейка состоит из группы транзисторов и соединений между ними, которые реализуют либо некоторую логическую функцию ([[AND gate|AND]], [[OR gate|OR]], [[XOR]], [[XNOR]], [[Инвертор (электроника)|инвертор]]), либо элемент хранения (например, триггеры flipflop или latch). Простейшие ячейки являются прямым представлением элементарных [[Булева функция|булевых функций]] NAND, NOR, XOR; часто используются более сложные ячейки (полный двухбитовый сумматор или мультиплексированный D-триггер). Логическая функциональность ячейки называется её ''logical view'': поведение ячейки соответствует таблице истинности для комбинационной логики и таблице изменения состояний ([[:en:state transition table]]) (для последовательной логики см. [[секвенциальная логика]]).

Обычно изначально стандартная ячейка проектируется на уровне транзисторов, в форме транзисторного [[:en:netlist]]. Он представляет собой описание каждого транзистора и соединений между ними; также нетлист включает в себя порты — точки подключения к другим частям микропроцессора. Разработчики ячеек используют [[Система автоматизации проектных работ|CAD]]-системы, например, [[SPICE (симулятор электронных схем)|SPICE]] для симуляции электрического поведения нетлиста, подавая ему на вход различные сигналы и получая вычисленный аналоговый ответ схемы вместе с его временными характеристиками. Симуляцией проверяется, что данный нетлист действительно выполняет требуемую функцию, и предсказывается потребляемая мощность и задержка распространения сигналов.

Поскольку логическое и нетлист-представления шаблоны полезны лишь при абстрактном проектировании и симуляции, а не при производстве микросхемы, для стандартной ячейки требуется разработка физической реализации. Она называется ''layout view'' и является наинизшим уровнем абстракции при разработке. С точки зрения производителя данное представление ячеек является наиболее важным, так как из него просто получить маски для [[Электронная литография|литографии]]. Представление ячейки разделено на базовые слои, которые соответствуют различным структурам транзистора и межсоединений, замыкающих между собой выводы транзисторов.

Для типичной булевой функции можно разработать множество транзисторных нетлистов, которые будут функционально эквивалентны. Также, для типичного нетлиста можно разработать множество вариантов реализации в виде ''layout view'', удовлетворяющих требованиям к производительности нетлиста. Задачей разработчика является уменьшение стоимости производства интегральной схемы (обычно через минимизацию занимаемой площади) при сохранении скорости ячейки и требований по мощности. <!--Следовательно, [[integrated circuit layout]] is a highly labor intensive job, despite the existence of design tools to aid this process.-->

=== Библиотеки стандартных ячеек ===
Библиотека стандартных ячеек — это коллекция низкоуровневых ячеек для логических функций, триггеров, регистров и буферов. Все ячейки реализованы с фиксированной высотой и переменной шириной. Ключевым свойством библиотек является одинаковость высот ячеек, что позволяет располагать их рядами, упрощая задачу автоматического расположения элементов. Ячейки обычно оптимизированы для уменьшения занимаемой площади и задержки.

Типичная библиотека условно делится на две части:
# Front-end включает в себя логические описания (Verilog, VHDL), характеризацию ячеек ([[Synopsys]] Liberty, ALF и SDF), а также вспомогательные элементы для функциональной верификации (MET, Fastscan и т. д).
# Back-end содержит описания, относящиеся к физической реализации ячеек. Это физические абстракции в формате Cadence LEF format либо Synopsys Milkyway format, экстрагированные и rtl-нетлисты. В зависимости от условий распространения библиотеки она может содержать дополнительно GDS-файлы, OA- или CDBA-базу данных.

==== Front-end ====
Ядром front-end описания является характеризованная библиотека стандартных элементов. Промышленным форматом де-факто стал Synopsys Liberty Format (.lib), хотя существуют и альтернативные форматы, например, ALF (Advanced library format).

Оригинальный .lib содержит в себе временные характеристики ячеек в табличной форме (NLDM). Обычно используются 2-мерные таблицы, описывающие задержку элемента в зависимости от нагрузки и времени входного фронта. Однако при увеличении скорости ИС точности данной модели оказалось недостаточно. Проблема NLDM-модели была в том, что она не учитывала тот факт, что входная ёмкость также зависит от различных факторов, таких, как входной фронт ([[Эффект Миллера]]), состояние ячейки и т. д. Хотя NLDM-модель и поддерживает характеризацию входной ёмкости в зависимости от состояния других входов, полностью удовлетворить разработчиков она уже не могла. В ответ на это было разработано 2 расширения для .lib-формата:
# Компания Synopsys предложила CCS- (Composite Current Source) модель. Данная модель учитывала изменение входной ёмкости в зависимости от других факторов<ref name="ref_1">{{Cite web |url=http://www.synopsys.com/Community/Interoperability/Documents/devforum_pres/2005nov/CCS_Technical.pdf |title=Архивированная копия |accessdate=2010-06-04 |archiveurl=https://web.archive.org/web/20150924112559/http://www.synopsys.com/Community/Interoperability/Documents/devforum_pres/2005nov/CCS_Technical.pdf |archivedate=2015-09-24 |deadlink=yes }}</ref>
# В ответ на CCS организация EDA разработчиков Si2.org совместно с Cadence предложили open-source ECSM- (Effective Current Source Model) модель, которая также использовала нелинейную модель входного фронта, что позволяло более точно вычислять входную ёмкость<ref name="r_2">{{Cite web |url=http://www.cadence.com/Alliances/languages/Pages/ecsm.aspx |title=Cadence ECSM Library Format<!-- Заголовок добавлен ботом --> |access-date=2010-06-04 |archive-date=2009-05-11 |archive-url=https://web.archive.org/web/20090511144924/http://www.cadence.com/Alliances/languages/Pages/ecsm.aspx |deadlink=no }}</ref>

.lib-библиотеки содержат не только информацию о задержках, но и о потребляемой мощности (как динамической, так и статической и внутренней), её площади, функциональности, шумах и т. д.

Обычно библиотека содержит несколько .lib-файлов: элементы обсчитывают на наилучший (максимальная скорость: максимальное напряжение, минимальная температура), наихудший (минимальная скорость: минимальное напряжение и максимальная температура) и типичный случай (номинальные скорость, напряжение и температура). Так же могут использовать специальные PVT (Process, voltage, temperature), например, для характеризации электромиграции используется pvt с максимальными напряжением и температурой, чтобы обеспечить максимальный ток.

Verilog- и/или VHDL-модели также является важнейшей частью библиотеки стандартных элементов. Они содержат функциональное описание ячейки, а также соответствие с .lib для правильной SDF-аннотации.

Также к front-end относят вспомогательные компоненты, например, stub-модели для формальной верификации LEC.

==== Back-end ====
LEF (Layout exchange format) условно делится на библиотечную и технологическую части
# Библиотечная часть содержит геометрические сведения о внешней физической структуре ячеек. Фактически, это внешняя геометрия ячеек, блокиджей и информация о расположении входов и выходов.
Данная абстракция рекомендуется для использования при размещения и разводки элементов на кристалле, так как информация о внутренней структуре ячейки для этого не важна, а использование GDS (полного описания физической структуры ячеек) приведет к фатальному увеличению используемой памяти при размещении/разводке.
# Технологическая часть содержит разнообразные правила проектирования, необходимые для размещения и разводки чипа: требования к размерам металла, к плотности размещения, к спейсингам (расстояния между соседними блокиджами, переходами (via), металами, ячейками и т. д.), плотностям тока (требования к электромиграции) и множество другой технологической информации. Эта информация используется place/route САПР для правильного размещения и разводки в соответствии с технологическими нормами.

.lib-формат также может использоваться для этих целей.

Вторая важная деталь back-end-наполнения библиотеки стандартных элементов — это нетлисты. Нетлисты поставляются в экстрагированном виде (содержит не только активные элементы: транзисторы и диоды, но и пассивные: резисторы, ёмкости и индуктивности). Также могут поставляться неэкстрагированные нетлисты, которые, в частности, используются для LVS.

Для каждой логической функции библиотека может предоставлять множество ячеек, реализующих её, но различающихся по мощности, задержкам или другим параметрам.

== Плюсы и минусы методологии стандартных ячеек ==
Методология стандартных ячеек позволяет разработчикам конструировать ИС не на транзисторном уровне, а на уровне абстрактных стандартных элементов, что позволяет существенно сократить время и усилия для создания схемы:
# Проектирование из готовых блоков существенно упрощает и ускоряет разработку
# Использование абстрактных представлений физической реализации ячеек позволяет существенно сократить использование памяти рабочей станции, что удешевляет (за счет меньших требований к конфигурации рабочих станций) и ускоряет процесс размещения и разводки.
# Использование таблиц с задержками и подобной информацией позволяет сократить время моделирования схемы с нескольких недель или дней до нескольких часов по сравнению с транзисторным моделированием.

Однако у этой технологии есть и ряд минусов:
# Так как набор стандартных элементов ограничен, процесс проектирования на основе этой методологии не очень гибок. В практическом плане это означает, что размер полученной ИС будет больше по сравнению с аналогичной схемой, разработанной на транзисторном уровне
# За счет [[Аппроксимация|аппроксимации]] временных параметров, занесенных в таблицы библиотеки, результаты моделирования ИС получаются приблизительными и могут быть использованы лишь на стадии проектирования схемы.
# Проект сильно зависит от качества библиотеки

Несмотря на эти минусы, методология стандартных ячеек стала стандартом де-факто в сфере микроэлектроники.

<!-- An example is a simple [[XOR]] logic gate, which can be formed from OR, INVERT and AND gates.-->
<!--

== Application of standard cell ==
Strictly speaking, a 2-input NAND or NOR function is sufficient to form any arbitrary boolean function set. But in modern ASIC design, standard cell methodology is practiced with a sizeable library (or libraries) of cells. The library usually contains multiple implementations of the same logic function, differing in area and speed. This variety enhances the efficiency of automated synthesis, place and route (SPR) tools. Indirectly, it also gives the designer greater freedom to perform implementation tradeoffs (area vs speed vs power consumption). A complete group of standard cell descriptions is commonly called a ''technology library''.

Commercially available [[Electronic Design Automation]] (EDA) tools use the technology libraries to automate synthesis, placement, and routing of a digital ASIC. The technology library is developed and distributed by the [[foundry]] operator. The library (along with a design netlist format) is the basis for exchanging design information between different phases of the SPR process.

=== Synthesis ===
Using the technology library’s cell logical view, the ''[[Logic Synthesis]] tool'' performs the process of mathematically transforming the ASIC’s [[register-transfer level]] (RTL) description into a technology-dependent netlist. This process is analogous to a software compiler converting a high-level C-program listing into a processor-dependent, assembly language listing.

The netlist is the standard cell representation of the ASIC design, at the logical view level. It consists of instances of the standard-cell library gates, and port-connectivity between gates. Proper synthesis techniques ensure mathematical equivalency between the synthesized netlist and original RTL description. The netlist contains no unmapped RTL statements and declarations.

The [[high-level synthesis]] tool performs the process of transforming the C-level models (SystemC, ANSI C/C++) description into a technology-dependent netlist.

=== Placement ===
The [[Placement (EDA)|placement]] tool starts the physical implementation of the ASIC. With a 2-D floorplan provided by the ASIC designer, the placer tool assigns locations for each gate in the netlist. The resulting ''placed gates'' netlist contains the physical location of each of the netlist’s standard-cells, but retains an abstract description of how the gates' terminals are wired to each other.

Typically the standard cells have a constant size in at least one dimension that allows them to be lined up in rows on the [[integrated circuit]]. The chip will consist of a huge number of rows (with power and ground running next to each row) with each row filled with the various cells making up the actual design. Placers obey certain rules: Each gate is assigned a unique (exclusive) location on the die map. A given gate is placed once, and may not occupy or overlap the location of any other gate.

== Routing ==
Using the placed gates netlist and the layout view of the library, the [[Routing (EDA)|router]] adds both signal connect lines and power supply lines. The fully routed physical netlist contains the listing of gates from synthesis, the placement of each gate from placement, and the drawn interconnects from routing.
-->


<!--
[[Design rule checking|Design Rule Check]] (DRC) and [[Layout Versus Schematic]] (LVS) are verification processes. Reliable device fabrication at modern deep submicrometre ([[130 nanometer|0.13 µm]] and below) requires strict observance of transistor spacing, metal layer thickness, and power density rules. DRC exhaustively compares the physical netlist against a set of «foundry design rules» (from the foundry operator), then flags any observed violations.

LVS is a process that confirms that the layout has the same structure as the associated schematic; this is typically the final step in the layout process. The LVS tool takes as an input a schematic diagram and the extracted view from a layout. It then generates a netlist from each one and compares them. Nodes, ports, and device sizing are all compared. If they are the same, LVS passes and the designer can continue. It should be noted that LVS tends to consider transistor fingers to be the same as an extra-wide transistor. Thus, 4 transistors in parallel (each 1 um wide), a 4-finger 1 um transistor, and a 4 um transistor would all be viewed as the same by the LVS tool.
Functionality of .lib files will be taken from spice models and added as an attribute to the .lib file.

== Other cell-based methodologies ==
Standard cell falls into a more general class of design automation flows called cell-based design. [[Structured ASIC]]s, [[Field-programmable gate array|FPGAs]], and [[Complex programmable logic device|CPLDs]] are variations on cell-based design. From the designer’s standpoint, all share the same input front end: an RTL description of the design. The three techniques, however, differ substantially in the details of the SPR flow and physical implementation.
-->

== Мера сложности ==
Для разработок на базе стандартных ячеек обычно используется независимая от технологии производства метрика (транзисторный эквивалент).

== См. также ==
* [[Интегральная схема]]
* [[Macrocell array]]
* [[Circuit Design]]
* [[Semiconductor]]
* [[Very-large-scale integration]] ([[СБИС]], VLSI)

== Примечания ==
{{примечания}}

== Ссылки ==
* [http://www.vlsitechnology.org/ VLSI Technology]— This site contains support material for a book that Graham Petley is writing, <U>The Art of Standard Cell Library Design</U>
* [https://web.archive.org/web/20090106111455/http://www.asicservice.com/ Asic Service] — overview of Standard Cell as well as white papers.
* [http://freepdk.ecen.okstate.edu/ Oklahoma State University]— This site contains support material for a complete System on Chip standard cell library that utilizes public-domain and Mentor Graphics/Synopsys/Cadence Design System tools
* [http://www.vtvt.ece.vt.edu/vlsidesign/cell.php Virginia Tech]— This is a standard cell library developed by the Virginia Technology VLSI for Telecommunications (VTVT)
* [http://www.chipx.com/ ChipX] — Interesting overview of Standard Cell as well as metal layer configurable chip options.

<!--
{{Digital systems}}-->
<!-- [[Категория:Logic gates]]-->

[[Категория:Автоматизация проектирования электроники]]
[[Категория:Цифровые системы]]
{{Навигационная таблица/Портал/Русская Википедия}}
[[Категория:Русская Википедия]]
[[Категория:Википедия]]
[[Категория:Статья из Википедии]]
[[Категория:Статья из Русской Википедии]]