Русская Википедия:7 nm
Шаблон:К улучшению 7 nm (рус. 7 нм) — маркетинговое название технологии для производства микросхем[1]. Основывается на технологии FinFET (fin field-effect transistor), разновидности технологии MOSFET с несколькими затворами. В Международном плане по развитию полупроводниковой технологии 7-нам-технологический процесс упомянут как технология MOSFET, следующая за 10-нанометровым процессом.
Микросхемы памяти SRAM на основе 7-нм технологического процесса (емкость 256 Мбит) были выпущены в июне 2016 г. фабрикой Taiwan Semiconductor Manufacturing Company (TSMC) под названием N7[2], второй стала Samsung с технологическим процессом 7LPP в 2018 году.[3] Первым 7-нм-мобильный процессор, предназначенный для массового использования на рынке, стал Apple A12 Bionic, он был объявлен на мероприятии Apple в сентябре 2018 года.[4] Хотя Huawei анонсировала свой собственный 7-нм процессор Kirin 980 еще до Apple, 31 августа 2018 года, A12 раньше поступил в продажу. Оба чипа производятся компанией TSMC.[5]
AMD выпустила свои процессоры «Rome» (EPYC 2) для серверов и центров обработки данных на техпроцессе TSMC N7[6], они содержат до 64 ядер, а также потребительские настольные процессоры «Matisse» с 16 ядрами и 32 потоками (вычислительные кристаллы выполнены на 7 нм, кристалл ввода-вывода на более крупном процессе). Серия Radeon RX 5000 также основана на технологическом процессе TSMC N7.
Появившись в 2009 году, термин «7 нм» стал коммерческим названием в маркетинговых целях[1], которое указывает на новые поколения технологических процессов без какого-либо отношения к реальным размерам транзисторов, шагу проводников или расстояниями между ними.[7][8][9] Для сравнения, 10-нм процессы TSMC и Samsung (10 LPE) находятся где-то между 14-нм и 10-нм процессами Intel по плотности транзисторов.
Иммерсионная литография в сравнении с EUV
| Процесс | Иммерсионный (≥ 275 пластин/ч)[10] | EUV (1500 пластин в день)[11] |
|---|---|---|
| Слой с однократным паттернингом:
1 день на изготовление |
6000 пластин в день | 1500 пластин в день |
| Слой с дабл-паттернингом:
2 дня на изготовление |
6000 пластин/2 дня | 3000 пластин/2 дня |
| Слой с трипл-паттернингом:
3 дня на изготовление |
6000 пластин/3 дня | 4500 пластин/3 дня |
| Слой с квад-паттернингом:
4 дня на изготовление |
6000 пластин/4 дня | 6000 пластин/4 дня |
Из-за того, что в настоящее время инструменты иммерсионной литографии работают быстрее, мультипаттернинг по-прежнему используется для большинства слоев. На слоях, требующих четырехкратного нанесения рисунка, производительность иммерсионной технологии сопоставима с EUV. Итого, иммерсионная технология часто производительнее даже при многократном нанесении рисунка.
7-нм технологические узлы и технологические предложения
Названия технологических узлов четырёх разных производителей (TSMC, Samsung, SMIC, Intel) частично продиктованы маркетингом и напрямую не связаны с каким-либо измеримым расстоянием на чипе: например, 7-нм узел TSMC похож по некоторым ключевым параметрам на запланированный Intel 10-нм узел (первоначальный вариант). Затем Intel улучшила техпроцес и переименовала самый совершенный из них, называемый ранее «10-нм усовершенствованный SuperFin», в «Intel 7» по маркетинговым соображениям.[12]
Поскольку использование EUV для процесса 7 нм все ещё очень ограниченно, мультипаттернинг по-прежнему сильно сказывается на стоимости и производительности; а EUV дополнительно усложняет процесс. Разрешение для большинства критических слоев по-прежнему достигается множественным нанесением рисунка. Например, для 7-нм Samsung, даже с одинарными слоями EUV с шагом 36 нм, слои с шагом 44 нм все равно требуют применения квад-паттернинга.[13]
7-нм-технологические процессы на рынке
| Samsung | TSMC | Intel | SMIC | |||||||
|---|---|---|---|---|---|---|---|---|---|---|
| Название процесса | 7LPP[14][15] | 6LPP[16] | N7[17] | N7P[18] | N7+[19] | N6 | Intel 7[20] | N+1 (>7 nm) | N+2 (>7 nm) | 7 nm EUV |
| Плотность транзисторов (MTр/мм2) | 95,08–100,59[21][22] | 112,79 | 91,2–96,5[23][24] | 113,9[23] | 114,2[25] | 100,76–106,1 |  |
|
| |
| Размер одной ячейки SRAM | 0,0262 мкм2[14] | |
0,027 мкм2[14] | |
|
|
|
|
| |
| Шаг затвора транзистора | 54 нм | |
54 нм | |
|
54 нм | |
|
| |
| Шаг ребра транзистора | 27 нм | |
— | |
|
34 нм | |
|
| |
| Высота ребра транзистора | Неизвестна | |
— | |
|
53 нм | |
|
| |
| Минимальный шаг металлических проводников | 46 нм | |
40 нм | <40 нм | |
30 нм | |
|
| |
| Объём применения EUV | На металле с шагом 36 нм;[13]
20 % от общего набора слоев |
|
Нет, используется self-aligned quad patterning (SAQP) | 4 слоя | 5 слоёв | Нет. Интенсивно задействован SAQP | Нет | Нет | Да (после N+2) | |
| Скорость, ограниченная EUV | 1500 пластин в день[11] | |
— | ~1000 пластин в день[26] | |
— | |
|
| |
| Мультипаттернинг (≥ 2 масок на слое) | Ребра транзисторов, гейты, переходные отверстия (дабл-паттернинг)[27],
металлический слой 1 (трипл-паттернинг)[27], металл с шагом 44 нм (квад-паттернинг)[13] |
|
Ребра транзисторов, гейты, контакты/переходные отверстия (квад-паттернинг)[28],
нижние 10 металлических слоёв |
Так же, как N7, с уменьшением на четырёх EUV-слоях | Так же, как N7, с уменьшением на пяти EUV-слоях | Мультипаттернинг DUV | Мультипаттернинг DUV | | ||
| Статус выпуска |  2019: производство |
|
2018: производство[2] |
|
2019: производство |
производство |
|
|
|
 |
Примечания
Ссылки
- ↑ 1,0 1,1 Шаблон:Cite web
- ↑ 2,0 2,1 2,2 Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ 11,0 11,1 Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ 13,0 13,1 13,2 Шаблон:Статья
- ↑ 14,0 14,1 14,2 Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite news
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ 20,0 20,1 Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ 23,0 23,1 Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ 27,0 27,1 Шаблон:Статья
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
