Русская Википедия:АЦП прямого преобразования
Аналого-цифровые преобразователи прямого преобразования (Шаблон:Lang-en) являются самыми быстрыми из АЦП, но требуют больших аппаратных затрат[1].
Полностью параллельные (флэш) АЦП прямого преобразования
All-Parallel Direct-conversion (Flash) ADC
Аппаратные затраты равны <math>2^n-1</math> компараторов, где n — число битов АЦП. Для 8-битного АЦП с <math>2^8=256</math> уровнями дискретизации потребуется <math>2^8-1=255</math> компараторов.
Состав
Составными частями АЦП прямого преобразования являются компараторы, шифратор и регистр.
Принцип действия
Принцип действия полностью параллельного АЦП прямого преобразования заключается в том, что все параллельные компараторы с напряжением сравнения меньшим, чем уровень входного сигнала переключаются в «1», а все параллельные компараторы с напряжением сравнения бо́льшим, чем уровень входного сигнала остаются в состоянии «0». Шифратор перекодирует полученный двоично кодированный унарный код (Binary Coded Unary, BCU) в код для передачи дальнейшим устройствам.
История
Первый документированный АЦП прямого преобразования был частью электро-механической факсимильной системы, описанной в патенте Paul M. Rainey в 1921 году[2].
Значительным достижением в технологии высокоскоростных АЦП в 1940-е годы была электронно-лучевая кодирующая трубка разработанная в Bell Labs. Трубка описанная R. W. Sears была способна делать до 96 kSPS с 7-битным разрешением[3].
В 1950-е и в 1960-е годы АЦП прямого преобразования с разрешением до 4-битов (15 операционных усилителей) строили на электронновакуумных лампах и транзисторах. Были модели и на туннельных диодах.
Вскоре стало понятно, что АЦП прямого преобразования обладают наибольшим быстродействием (sampling rates) по сравнению с другими архитектурами, но проблемой с их внедрением было то, что компараторы были чрезвычайно громоздкими при использовании электронно-вакуумных ламп и очень большими при использовании схем на дискретных транзисторах.
В 1964 году Fairchild выпустила первые интегральные микросхемы компараторов µA711/712, разработанные Бобом Видларом.
С появлением этих блоков для построения компараторов и доступностью интегральных микросхем ТТЛ и ЭСЛ логики компания Computer Labs, Inc. выпустила 6-битные монтируемые в стойку дискретные АЦП прямого преобразования VHS-630 (6-битов, 30 MSPS в 1970) и VHS-675 (6-битов, 75 MSPS в 1975)[4]
Практически сейчас доступны интегральные микросхемы АЦП прямого преобразования с разрешением до 10 бит, но обычно они имеют разрешение 6 или 8 бит. Их наибольшее быстродействие (sampling rate) может достигать 1 ГГц (в основном они делаются по арсенид-галлиевой технологии и рассеивают несколько ватт мощности), с шириной полосы входного сигнала превышающей 300 МГц.
Троичные полностью параллельные АЦП прямого преобразования
Наряду с двоичными полностью параллельными АЦП прямого преобразования возможно построение и троичных полностью параллельных АЦП прямого преобразования[5].
Аппаратные затраты равны <math>3^n-1</math> компараторов, где n — число тритов АЦП, и при 5-тритном преобразовании с <math>3^5=243</math> уровнями дискретизации потребуется <math>3^5-1=242</math> компаратора.
Параллельно-последовательные (поддиапазонные, конвейерные) АЦП прямого преобразования
Pipelined Subranging Direct-conversion (Flash) ADC[6]
Немного уменьшают быстродействие, но позволяют уменьшить количество компараторов до <math>k\cdot2^{n/k}-1</math>, где n — число битов выходного кода, а k — число параллельных АЦП прямого преобразования, но при этом требуется добавление <math>k-1</math> вычитателей-усилителей.
Аппаратные затраты равны <math>k\cdot(2^{n/k}-1)</math> компараторов на ОУ + <math>k-1</math> вычитателей-усилителей на ОУ <math>=k\cdot(2^{n/k}-1)+k-1</math> ОУ. При 8 битах (n=8) и 2 АЦП (k=2) потребуется <math>k\cdot(2^{8/2}-1)=</math> 30 компараторов на ОУ и <math>k-1=2-1=1</math> вычитатель-усилитель на ОУ, то есть всего 31 ОУ. Используют два (k=2) или более шагов-поддиапазонов. При k=2 преобразователь называется Half-Flash (Subranging) ADC.
В сегодняшних применениях, где требуется быстродействие (sampling rates) больше чем 5 MSPS — 10 MSPS, доминирует архитектура конвейерных поддиапазонных АЦП. Хотя флэш (all-parallel) архитектура и доминировала на рынке интегральных микросхем 8-битных видео АЦП в 1980-х и ранних 1990-х годов, конвейерная архитектура всё более замещает флэш АЦП в современных применениях. Существует малое число высокомощных арсенид-галлиевых (GaAs) флэш преобразователей с быстродействием (sampling rates) больше чем 1 GHz, но их разрешение ограничено 6 или 8 битами. Однако, флэш преобразователь всё ещё остаётся популярным строительным блоком для конвейерных АЦП высокого разрешения.
Конвейерные АЦП прямого преобразования берут своё начало в поддиапазонной архитектуре которая была впервые применена в 1950-х годах с целью уменьшить число компонентов и потребляемую мощность во флэш АЦП на туннельных диодах и электронновакуумных трубках.
В 1966 году Kinniment и др. предложили архитектуру параллельно-последовательного АЦП прямого преобразования с рециркуляцией (Recirculating ADC Architecture)[7]. В этой архитектуре используется один поддиапазонный параллельный АЦП прямого преобразования.
Полностью последовательные АЦП прямого преобразования
All-Sequentional Direct-conversion ADC
Полностью последовательные АЦП прямого преобразования (k=n), медленнее параллельных АЦП прямого преобразования и немного медленнее параллельно-последовательных АЦП прямого преобразования. Уменьшают количество ОУ до <math>n\cdot(2^{n/n}-1)+n-1=n\cdot(2^1-1)+n-1=2n-1</math>, где n — число битов выходного кода, а k — число шагов прямого преобразования (число компараторов).
Время преобразования двоичного полностью последовательного АЦП прямого преобразования равно:
<math>n\cdot t_{compar}+(n-1)\cdot (t_{sub-mult}+t_{key})=</math>
<math>=n\cdot t_{OA}+(n-1)\cdot (t_{OA}+t_{key})=</math>
<math>=(2n-1)\cdot t_{OA}+(n-1)\cdot t_{key}</math>
n*tкомпаратора+(n-1)*(tвычитателя-умножителя+tаналогового ключа)
Для 8-битного АЦП с <math>2^8=255</math> уровнями дискретизации потребуется 15 ОУ: 8 компараторов на ОУ и 7 вычитателей-умножителей на 2 на ОУ[8].
Троичные полностью последовательные АЦП прямого преобразования
Уменьшают количество ОУ до <math>n\cdot(3^{n/n}-1)+n-1=n\cdot(3^1-1)+n-1=3n-1</math>, где n — число тритов выходного кода, а k — число шагов прямого преобразования (число троичных компараторов).
Например, для 2-тритного АЦП с <math>3^2=9</math> уровнями дискретизации[9] потребуется 5 ОУ: 2x2=4 ОУ в 2 троичных компараторах на 2 ОУ каждый и 1 вычитатель-умножитель на 3 на ОУ. Двоичный же 3-битный АЦП на тех же 5 ОУ содержит 3 компаратора на ОУ и 2 вычитателя-умножителя на 2 на ОУ и имеет только <math>2^3=8</math> уровней дискретизации.
Время преобразования троичного полностью последовательного АЦП прямого преобразования равно:
<math>n\cdot t_{compar}+(n-1)\cdot (t_{sub-mult}+t_{key})=</math>
<math>=(2n-1)\cdot t_{OA}+(n-1)\cdot t_{key}</math>
n*tкомпаратора+(n-1)*(tвычитателя-умножителя+tаналогового ключа)
При 5 ОУ:
Время преобразования двоичного АЦП равно:
<math>(2\cdot 3-1)\cdot t_{OA}+(3-1)\cdot t_{key}=5\cdot t_{OA}+2\cdot t_{key}</math>
Время преобразования троичного АЦП равно:
<math>(2\cdot 2-1)\cdot t_{OA}+(2-1)\cdot t_{key}=3\cdot t_{OA}+t_{key}</math>
то есть на <math>2\cdot t_{OA}+t_{key}</math> меньше, чем двоичного АЦП.
Троичные АЦП этого вида приблизительно в 1,5 раза быстрее соизмеримых по числу уровней и аппаратных затрат двоичных АЦП этого же вида[10].
Из этого следует, что троичные полностью параллельные АЦП прямого преобразования быстрее, точнее и дешевле, чем двоичные полностью параллельные АЦП прямого преобразования.
См. также
Примечания
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ Шаблон:Cite web
- ↑ АЦП прямого преобразования, последовательный, 3-битный Шаблон:Wayback.
- ↑ АЦП прямого преобразования, полностью последовательный, 2-тритный Шаблон:Wayback.
- ↑ Троичный 4-тритный асинхронный биполярный последовательный АЦП прямого преобразования. Версия 6. Шаблон:Webarchive
